金融
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通用 C/C++ 在 CPU 上執(zhí)行，因此本質(zhì)上具有高度的順序性。然而，用于在 FPGA 上執(zhí)行的代碼必須采用高度并行的方式架構(gòu)，以便工具推斷并利用這一并行性。為 FPGA 設(shè)計(jì) C/C++ 的重要概念是任務(wù)級(jí)并行 (TLP) 的概念。
Vitis HLS 的概覽與新特性介紹
討論實(shí)施 TLP 的兩大范例
討論在 TLP 區(qū)域中用于傳遞數(shù)據(jù)的各種通道
最后舉例說(shuō)明這些概念
無(wú)論您目前是在使用 Vitis HLS，還是想知道 Vitis HLS 是不是您下一個(gè)設(shè)計(jì)項(xiàng)目的理想選擇，本次網(wǎng)絡(luò)研討會(huì)都將重點(diǎn)介紹這些重要概念，幫助您更快實(shí)現(xiàn) FPGA 設(shè)計(jì)目標(biāo)。
Lauren 專注于 C/C++ 高層次綜合，擁有多年利用 FPGA 實(shí)現(xiàn)數(shù)字信號(hào)處理算法的經(jīng)驗(yàn)，對(duì) FPGA 的架構(gòu)、開(kāi)發(fā)工具和設(shè)計(jì)理念有深入的理解。曾發(fā)布網(wǎng)絡(luò)視頻課程《Vivado入門(mén)與提高》點(diǎn)擊率超過(guò)5萬(wàn)、出版《基于FPGA的數(shù)字信號(hào)處理》《Vivado從此開(kāi)始》《AMD FPGA設(shè)計(jì)優(yōu)化寶典-面向Vivado》等多本FPGA相關(guān)書(shū)籍并廣受好評(píng)。
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